GAA FET 將被用於 3nm 以下，擁有更好的性能，更低的功耗和更低的漏電壓。雖然 GAA FET 晶體管被認為是 FinFET 的演進，並且已經進行瞭多年研發，但任何新型晶體管或材料對於芯片行業來說都是巨大的工程。芯片制造商一直在盡可能長地推遲這一行動，但是為瞭繼續微縮晶體管，需要 GAA FET。
需要指出的是，雖然同為納米片 FET，但 GAA 架構有幾種類型。基本上，納米片 FET 的側面是 FinFET，柵極包裹著它，能夠以較低的功率實現更高的性能。
▲ 圖 1：平面晶體管與 FinFET 以及 GAA FET，來源：Lam Research
“GAA 技術對於晶體管的持續微縮至關重要。3nm GAA 的關鍵特性是閾值電壓可以為 0.3V。與 3nm FinFET 相比，這能夠以更低的待機功耗實現更好的開關效果，” IBS 首席執行官 Handel Jones 說。“ 3nm GAA 的產品設計成本與 3nm FinFET 不會有顯著差異。但 GAA 的 IP 認證將是 3nm FinFET 成本的 1.5 倍。”
轉向任何新的晶體管技術都具有挑戰性，納米片 FET 的推出時間表因晶圓廠而異。例如，三星正在量產基於 FinFET 的 7nm 和 5nm 工藝，並計劃在 2022 到 2023 年間推出 3nm 的納米片。同時，臺積電將把 FinFET 擴展到 3nm，同時將在 2024/2025 年遷移到 2nm 的納米片 FET。英特爾和其他公司也在研究納米片。
納米片 FET 包含多個組件，包括一個溝道，該溝道允許電子流過晶體管。首款納米片 FET 采用傳統的基於矽的溝道材料，但下一代版本將可能包含高遷移率溝道材料，使電子能夠在溝道中更快地移動，提高器件的性能。
高遷移率溝道並不是新事物，已經在晶體管中使用瞭多年。但是這些材料給納米片帶來瞭集成方面的挑戰，供應商正在采取不同的方法解決：
在 IEDM（國際電子元件會議）上，英特爾發表瞭一篇有關應變矽鍺（SiGe）溝道材料的納米片 pMOS 器件的論文。英特爾使用所謂的 “溝道優先”流程開發該器件。
IBM 正在使用不同的後溝道工藝開發類似的 SiGe 納米片。
其他溝道材料正在研發中。
芯片微縮的挑戰
隨著工藝的發展，有能力制造先進節點芯片的公司數量在不斷減少。其中一個關鍵的原因是新節點的成本卻越來越高，臺積電最先進的 300mm 晶圓廠耗資 200 億美元。
幾十年來，IC 行業一直遵循摩爾定律，也就是每 18 至 24 個月將晶體管密度翻倍，以便在芯片上增加更多功能。但是，隨著新節點成本的增加，節奏已經放慢。最初是在 20nm 節點，當時平面晶體管的性能已經發揮到極致，需要用 FinFET 代替，隨著 GAA FET 的引入，摩爾定律可能會進一步放慢速度。
FinFET 極大地幫助瞭 22nm 和 16/14nm 節點改善漏電流。“與平面晶體管相比，鰭片通過柵極在三側接觸，可以更好地控制鰭片中形成的溝道，” Lam Research 大學項目負責人 Nerissa Draeger 說。
在 7nm 以下，靜態功耗再次成為嚴重的問題，功耗和性能優勢也開始減少。過去，芯片制造商可以預期晶體管規格微縮為 70%，在相同功率下性能提高 40%，面積減少 50%。現在，性能的提升在 15- 20% 的范圍，就需要更復雜的流程，新材料和不一樣的制造設備。
為瞭降低成本，芯片制造商已經開始部署比過去更加異構的新架構，並且他們對於在最新的工藝節點上制造的芯片變得越來越挑剔。並非所有芯片都需要 FinFET，模擬、RF 和其它器件隻需要更成熟的工藝，並且仍然有很旺盛的需求。
但數字邏輯芯片仍在繼續演進，3nm 及以下的晶體管結構仍在研發。最大的問題是，有多少公司將繼續為不斷縮小的晶體管研發提供資金，以及如何將這些先進節點芯片與更成熟的工藝集成到同一封裝或系統中，以及最終效果如何。
UMC 業務發展副總裁 Walter Ng 表示：“這實際上是晶圓經濟。在尖端節點，晶圓成本是天文數字，因此，很少有客戶和應用能夠負擔得起昂貴的成本。即使對於負擔得起成本的客戶，他們的某些晶圓尺寸已經超過掩模版最大尺寸，這顯然會帶來產量挑戰。”
成熟節點和先進節點的需求都很大。D2S 首席執行官 Aki Fujimura 表示：“芯片行業出現瞭分歧，超級計算需求（包括深度學習和其他應用）需要 3nm，2nm 等先進制程。與此同時，物聯網和其他量大、低成本的應用將繼續使用成熟工藝。”
為什麼使用納米片？
最前沿的工藝有幾個障礙需要克服。當鰭片寬度達到 5nm（也就是 3nm 節點）時，FinFET 也就接近其物理極限。FinFET 的接觸間距（CPP）達到瞭約 45nm 的極限，金屬節距為 22nm。CPP 是從一個晶體管的柵極觸點到相鄰晶體管柵極觸點間的距離。
一旦 FinFET 達到極限，芯片制造商將遷移到 3nm / 2nm 甚至更高的納米片 FET。當然，FinFET 仍然適用於 16nm / 14nm 至 3nm 的芯片，平面晶體管仍然是 22nm 及以上的主流技術。
全方位柵極不同於 FinFET。Lam 的 Draeger 解釋說：“全能門或 GAA 晶體管是一種經過改進的晶體管結構，其中柵極從各個側面接觸溝道並實現進一步微縮。早期的 GAA 設備將使用垂直堆疊的納米片。它們由單獨的水平板構成，四周均由門材料包圍。相對於 FinFET，提供瞭改進的溝道控制。”
在納米片 FET 中，每個小片都構成一個溝道。第一代納米片 FET 的 pFET 和 nFET 器件都將是矽基溝道材料。第二代納米片很可能將使用高遷移率的材料用於 pFET，而 nFET 將繼續使用矽。
納米片 FET 由兩片或更多片組成。最近，Letti 展示瞭具有 7 片的納米 FET。Leti 的高級集成工程師 Sylvain Barraud 在論文中說，7 片的 GAA 與通常的 2 級堆疊納米板 GAA 晶體管相比，具有 3 倍的性能改進。
從表面上看，3nm FinFET 和納米片相比的微縮優勢似乎很小。最初，納米片 FET 可能具有 44nm CPP，柵極長度為 12nm。
但是，納米片相比 FinFET 具有許多優勢。使用 FinFET，器件的寬度是確定的。但是，使用納米片，IC 供應商有能力改變晶體管中片的寬度。例如，具有更寬的片的納米片提供更高的驅動電流和性能。窄的納米片具有較小的驅動電流，占用的面積也較小。
Imec CMOS 技術高級副總裁 Sri Samavedam 說：“ GAA 架構進一步改善瞭縮小柵極長度的短溝道控制，而堆疊的納米片則提高瞭單位面積的驅動強度。”
除瞭技術優勢外，代工廠也在開發納米片 FET，這讓客戶選擇面臨困難。
按照現在的情況，三星計劃在 2022/2023 年間推出全球首個 3nm 的納米片。“風險試產有 50% 的概率在 2022 年第四季度。大批量生產的時間有 60% 的概率在 2023 年 Q2 至 Q3。” IBS 的瓊斯說。
使用新晶體管會帶來一些成本和上市時間風險。考慮到這一點，客戶還有其他選擇。例如，臺積電計劃將 FinFET 擴展到 3nm，然後再使用納米片。
瓊斯說：“三星顯然是 3nm GAA 的領先者，但臺積電也在開發 2024 至 2025 年投產的的 2nm GAA。TSMC 有出色的營銷技巧，吸引瞭許多大型客戶使用其 3nm FinFET 技術。”
無論如何，開發 5nm / 3nm 及更先進制程芯片的成本是天文數字。因此，客戶正在尋找替代方案，例如先進封裝。
“隨著芯片尺寸的縮小，越來越難以在新節點上使用更小的晶體管，重點已轉移，比如先進封裝可以獲得更低的功耗，更高速度。” CyberOptics 總裁兼首席執行官 Subodh Kulkarni 。
納米片的制造
未來，領先的 IC 供應商將遷移到諸如納米片之類的 GAA 架構，這將面臨諸多挑戰。
“就像從平面到 FinFET 的過渡一樣，從 FinFET 到 GAA 的過渡也將是艱難的。” Lam Research 計算產品副總裁 David Fried 說。“轉向 FinFET 時，最大的挑戰是優化垂直側壁上的器件，因此出現瞭許多表面處理和沉積挑戰。現在，使用 GAA 必須在結構底層優化設備。表面處理和沉會變得更具挑戰性。”
蝕刻，一種去除晶體管結構中材料的工藝，如今也更具有挑戰性。Fried 說：“使用平面結構時，通常很清楚何時需要各向同性（共形）的過程而不是各向異性（定向）的過程。使用 FinFET 時變得有些棘手。使用 GAA 時，這個問題變得非常棘手。一些過程在某些地方需要各向同性，例如在納米線 / 片材下方進行蝕刻以及各向異性，這個過程極具挑戰。”
▲ 圖 2：堆疊納米片 FET 的工藝流程。資料來源：Leti
在工藝流程中，納米片 FET 開始於在基板上形成超晶格結構。外延工具在襯底上沉積交替的 SiGe 和矽層。至少堆疊三層 SiGe 和三層矽組成。
下一步是在超晶格結構中制造微小的垂直鰭片。每個納米片彼此分開，並且在它們之間留有空間。在晶圓廠流程中，使用極紫外（EUV）光刻技術對鰭片進行構圖，然後進行蝕刻工藝。
Onto Innovation 戰略產品營銷高級總監 Scott Hoover 表示：“ GAA 晶體管的性能僅好於其最弱的溝道，因此需要單獨的納米片尺寸控制度量。通過超晶格形成鰭需要對厚度，成分和矽片 CD 進行單獨的層控制。”
然後是更困難的步驟之一——內部間隔物的形成。首先，使用橫向蝕刻工藝使超晶格結構中的 SiGe 層的外部凹陷。這樣會產生小空間，並充滿電介質材料。
TEL 的技術人員羅伯特 · 克拉克（Robert Clark）表示：“由於不能停止蝕刻，控制內部間隔物凹槽蝕刻的工藝變化非常困難。理想情況下，隻想在金屬的外延層穿過側壁間隔物的地方凹進去，然後用電介質內部間隔層替換該外延層。這是非常關鍵的 5nm 凹陷蝕刻，因為這是非線性且無法停止，難度相當於無網走鋼絲的過程。”
還有其他挑戰。“內部間隔模塊對於定義最終晶體管功能至關重要，對該模塊的控制對於最大程度地減少晶體管可變性至關重要。內部隔離模塊可控制有效柵極長度，並將柵極與源極 / 漏極 epi 隔離開。” KLA 工藝控制解決方案總監 Andrew Cross 說道，“在該模塊中，SiGe 會凹進去，然後內部隔離層會沉積並凹陷。在內部隔離物形成的每個步驟中，精確控制凹口和最終隔離物凹槽的形狀和 CD 對確保晶體管性能至關重要。而且，需要控制堆棧中每個單獨的溝道。”
接下來，形成源極 / 漏極，然後是溝道。這需要使用蝕刻工藝去除超晶格結構中的 SiGe 層，剩下的是構成溝道的矽基層或片。
“此步驟是 GAA 結構彼此分離，這可能導致具有挑戰性的缺陷，例如納米片之間的殘留物，納米片的損壞或與納米片本身相鄰的源 / 漏極的選擇性損壞。”Cross 說。
挑戰不止如此。Onto's Hoover 說：“形成溝道需要對板高、拐角腐蝕和溝道彎曲進行單獨控制。”
高 k / 金屬柵材料沉積在結構中，最後形成銅互連，從而形成納米片 FET。“其他可能改變的模塊是設備的底部隔離和用於容納納米片的功能性金屬 / 層，但是這些模塊主要依賴於行業中已知 / 開發的工藝。
當然，即便不是全新的模塊，實現也變得越來越困難。
高遷移率器件
第一代納米片 FET 將是基於矽的溝道。這些納米片理論上優於 FinFET，但並非總是如此。
“從 FinFET 到納米片，我們已經觀察到電子遷移率（對於 nFET）有顯著的提高。問題將是 pFET 空穴遷移率下降。這就是我們需要解決的問題，” IBM 設備與單元流程研發經理 Nicolas Loubet 在演講中說。
換句話說，芯片制造商需要提高納米片中的 pFET 性能。因此，供應商正在開發有改進的 pFET 第二代納米片 FET。第二代納米片材將繼續提供基於矽的溝道用於 nFET，因為它們能夠提供足夠的性能。
為瞭提高 pFET，芯片制造商正在研究高遷移率溝道材料。更具優勢的材料是 SiGe，而 III-V 族材料，鍺和其他材料也正在研發中。
英特爾設備工程師 Ashish Agrawal 在論文中說：“由於其優異的空穴遷移率，以及考慮到批量生產的成熟工藝，Strained SiGe 最近成為有希望的 pFET 溝道來替代矽。”
為瞭加入這些材料，芯片制造商在晶圓廠中實施瞭所謂的應變工程工藝。應變是一種施加到矽上以改善電子遷移率的應力。
應變工程工藝並不新鮮，多年來，芯片制造商一直在溝道中使用 SiGe 合金應力以提高載流子遷移率。IBM 高級研究員 Shogo Mochizuki 表示：“應變工程已成為 CMOS 技術的關鍵技術之一。從 90nm 節點開始，源極 - 漏極外延生長會在溝道中應變，有助於電子遷移。而且，在 FinFET 中仍然被使用。”
因此，芯片制造商自然會在下一代 GAA 晶體管中引入應變 SiGe 溝道材料，但有一些新的挑戰。
“我們建議用溝道 SiGe 代替溝道矽，這可以幫助增加移動性。此外，這項創新技術還幫助超低閾值器件獲得瞭卓越的可靠性，這是源漏外延基本應變技術無法提供的。” Mochizuki 說。“使用新型溝道材料的納米片所面臨的最大挑戰是確保材料的均勻性和結構完整性，以及確保新型溝道材料與工藝兼容。”
最重要的是，有幾種方法可以開發 SiGe pFET 溝道，包括先形成溝道後形成溝道。
在 IEDM 上，英特爾發表瞭一篇關於在應變松弛緩沖器（SRB）上的 SiGe 納米片 pMOS 器件的論文。納米片溝道基於壓縮應變的 SiGe 和 Si0.4Ge0.6 的混合物。pMOS 器件由 5nm 的片厚和 25nm 長的柵極組成。
溝道形成發生在常規納米片工藝的早期階段。從許多方面來說，這是 SiGe 溝道優先處理。
英特爾的工藝始於 300mm 基板，在基板上生長基於 SiGe 的 SRB 層。然後，在 SRB 層上生長壓縮 Si0.4Ge0.6 和拉伸矽的交替層。
這將創建一個超晶格結構，該結構構成 pFET 的 SiGe 溝道的基礎。英特爾公司的 Agrawal 說：“在這項工作中，我們展示瞭一個埋入式 Si0.7Ge0.3 SRB 整體應力源，可在 Si0.4Ge0.6 pFET 納米片中引起壓縮應變，從而增強瞭空穴傳輸。”
SRB 的另一個術語是虛擬襯底。傳統上，矽襯底決定瞭沉積或生長在其頂部的所有外延層的晶格常數。
溝道和源極 / 漏極中應變的性質取決於該層相對於矽襯底之間的晶格常數的相對差異。Agrawal 說，“對於 SRB 或虛擬襯底，我們通過在矽襯底頂部生長松弛的 Si 0.7 Ge 0.3 緩沖層來改變襯底本身的晶格常數。沉積在該緩沖層頂部的所有後續層將相對於 Si 0.7 Ge 0.3 應變。通過改變松弛 Si 0.7 形式的襯底晶格常數 Ge 0.3 緩沖液，我們可以實現應變納米片 CMOS。”
其他公司則采取不同的方法。例如，在 IEDM 上，IBM 發表瞭一篇用後形成溝道工藝在帶有應變 SiGe 溝道的納米片 pFET 的論文。
使用這種方法，IBM 的 pFET 納米片峰值空穴遷移率提高瞭 100%，相應的溝道電阻降低瞭 40%，同時將次淋姐電壓值斜率保持在 70mV / dec 以下。
▲ 圖 3：沿柵極柱 M1 外延生長 4 nm 厚的 Si 0.65 Ge 0.35 的堆疊 SiGe NSs 溝道的截面 STEM 圖像和 EDX 元素圖。Wsheet = 40nm。資料來源：IBM
IBM 在流程的後半部分而不是在一開始就形成 SiGe 溝道。“我們意識到，在此過程的早期就開始進行 SiGe 生長外延對應變是無效的。這也給制造過程帶來瞭復雜性和成本。” IBM 的 Mochizuki 說。“通過我們的新技術，SiGe 層中的應變得以保留。發生這種情況的原因是此過程基於 SiGe 外延後向方案，對於提高性能至關重要。
更具體地說，IBM 在溝道釋放過程之後開發 SiGe 溝道。溝道釋放後，水平和垂直修整矽納米片。然後，在修整後的矽納米片周圍選擇性包裹一個 SiGe 層，稱為 SiGe 覆層。Mochizuki 說，“最終的結構是帶有薄矽納米片芯的 SiGe 覆層。通過將載流子限制在 SiGe 覆蓋層內，可以在應變的 SiGe 溝道層中提高載流子遷移率。”
結論
GAA FET 面臨幾個制造挑戰，而且成本非常高昂，以至於尚不清楚有多少芯片制造商能夠負擔得起。幸運的是，它不是唯一選擇。先進的封裝和新的架構肯定會在當前和未來的設備中發揮更大的作用。
沒有一種技術可以滿足所有需求。因此，至少就目前而言，這些都是選擇。
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