資料圖（來自：TSMC）
會上，YP Chin 首先強調瞭臺積電的先進制程產能有望保持 30% 的復合年增長率（CAGR），並且從 16nm 和 7nm 一路介紹到瞭當前最新的 5nm 工藝。
按照計劃，臺積電有望在 2021 年底將 N7 產能提升至 2018 年的四倍，且 N5 產能也將較去年翻一番。展望到 2023 年，該公司還致力於將 N5 產能翻至去年的四倍。
除瞭 N7 和 N5，臺積電還展望瞭 N6 和 N4 等工藝。雖然 N4 工藝仍處於早期階段，但 7nm（N7 和 N6）工藝的缺陷密度已經有所下降。
臺積電 N5 / N4 缺陷密度
TSMC 高級研發副總裁米玉傑表示，N4 風險試產將於 2021 年晚些時候開啟。此外 YP Chin 在主題演講期間分享瞭有關臺積電產能的關鍵統計數據。
據悉，為減少整體缺陷，現代芯片制造所需的電路尺寸縮小，嚴重依賴於使用更短波長光線的機器。比如臺積電的 N5 工藝，就使用瞭更多的極紫外光刻（EUV）層。
目前臺積電已經部署瞭全球近半的 EUV 光刻機，同時承擔瞭全球 65% 的先進半導體晶圓出貨量（2020 上半年的 EUV 晶圓產能占到瞭 60%）。
臺積電計劃進一步增加 EUV 掩膜的用量
作為芯片制造中不可或缺的一環，當在矽鏡片上刻印電路的時候，掩膜能夠保護成品免受雜志或任何污染而導致的缺陷。
對於臺積電來說，該公司也計劃在 2021 年底前將 EUV 掩膜的產能翻番、延長壽命、同時降低成本，而上一代深紫外光刻（DUV）產線也將受益於此。
接著，YP Chin 概述瞭下一代 3nm 工藝和 N2 節點的計劃，其中臺南 Fab 18 工廠可在 5 / 6 / 7 / 8 階段負責 N3 生產，且該工廠可在 4 階段擴大現有的 N5 產能，以確保實現長期目標。
最後，他證實臺積電將在新竹市新建一座 Fab 20 工廠，以承擔 2nm 系列工藝的半導體生產。盡管當前仍在忙著征地，但該公司已經為 Fab 20 工廠的初期生產規劃瞭四個階段。
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