加拿大電氣工程技術專傢阿德裡安·吉本斯（Adrian Gibbons）對I-Cube4作瞭較為詳細的解讀。
一、高性能計算需求不斷提升，封裝設計難度提高
在過去的幾年中，高性能計算（HPC）領域的需求一直在穩定增長，ML（機器學習）在5G邊緣的應用更是加大瞭這一需求。
過去的幾年，在3D NAND等器件中，2.5D和3D芯片堆疊正在逐步取代傳統IC封裝設計。
據阿德裡安介紹，相比傳統的封裝技術，2.5D封裝技術具備三項關鍵優勢，分別是較低的芯片空間（footprint efficiency）、優秀的熱管理和更快的運行速度。
當下，在超算、數據中心等領域，CPU、GPU的內核數量不斷增加，熱管理的難度也在不斷提升。
三星的新型I-Cube4封裝技術包含4個HBM和1個邏輯芯片，通過異構集成，提升瞭邏輯和內存之間的訪問速度與電源效率，並能夠應用於高性能計算、AI、5G、雲等多種應用。
▲中介層可堆疊實現高帶寬內存接口（來源：Bo Pu）
二、三星控制中介層厚度，降低互連
中介層是多個芯片模塊或電路板傳遞電信號的管道，也是插口或接頭之間的電信號接口。
一般來說，隨著芯片復雜度的提升，矽底中介層也會越來越厚，但I-Cube4的中介層厚度僅有100μm，提升瞭產品性能。
據阿德裡安介紹，I-Cube4的2.5D封裝技術降低瞭空間占用和功率損耗，也使互連較小，加強瞭產品的熱管理。
另外，HBM信道中的電信號完整性也是一個關鍵參數。通過將基準眼圖掩模應用到電信號的眼圖（Eye masks）上，可確定實際電路的傳輸質量，是評估信號完整度的最佳方式之一。
所以三星的研究人員采用該方法比較瞭兩種不同的圖層拓撲（layer topologies），以評估最佳性能，還將兩種不同結構下的走線（trace）寬度和各走線之間的距離進行瞭比較。
▲眼圖的6毫米走線（左）和9毫米走線（右）（來源：Bo Pu）
通過研究，三星研究人員發現，兩種結構在3µm處的性能相似，是其走線之間最小距離的3倍，遵循被稱為3W的佈線原則。這是因為在PCB設計中，走線之間會產生幹擾，應保證線間距足夠大。當線中心間距不少於3倍線寬時，則可保持70%的電場不互相幹擾，這種佈線規則稱為3W原則。
最後，三星還針對I-Cube4開發瞭無模具架構（mold-free structure），通過預篩選測試，在制造過程中找出缺陷產品，從而有效地提升成品率。另外，這也減少瞭封裝步驟，節省瞭成本並縮短瞭周轉時間。
三、寄生參數或影響其產品性能
不過阿德裡安提到，I-Cube4為瞭獲得高計算性能，需要HBM盡可能地接近邏輯芯片，這也造成瞭寄生參數（parasitic parameter）的出現。
雖然寄生參數一般出現在PCB板的設計中，主要產生的原因是電路板和器件自身引入的電阻、電容、電感等互相幹擾，但這一問題也會出現在晶圓層面上。這些寄生參數會影響產品的性能，使其無法達到設計數值。
此外，過薄的中介層也容易出現彎曲或翹起等現象。據三星官網介紹，三星的研究人員通過選擇合適的中介層材料與厚度，解決瞭這一問題。
三星代工部門市場戰略高級副總裁Moonsoo Kang認為，I-Cube4的開發對三星的客戶至關重要。他說：“隨著高性能計算的爆炸式增長，提供一種具有異構集成技術的整體封裝解決方案至關重要，I-Cube4提高瞭芯片的整體性能和電源效率。”
▲I-Cube4封裝結構渲染圖（來源：三星）
結語：I-Cube4或提高其晶圓代工實力
封裝技術作為芯片制造的最後一道工序，既可以防止空氣中的雜質腐蝕芯片電路，也是芯片與外部電路的橋梁，直接影響著芯片散熱等性能。
一方面，存儲帶寬較低，存儲與邏輯芯片之間存在一堵“內存墻”；另一方面，高性能處理器的結構越來越復雜，生產效率較低。
為瞭解決這些問題，臺積電、英特爾、三星等芯片巨頭都在加速對封裝技術的部署，三星本次推出的I-Cube4意味著其封裝技術的再一次進步，可以提升三星代工業務的芯片良品率、降低封裝成本，或將從整體上提升其晶圓代工業務的競爭力。
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